芯片内多层布线高速化

生产工艺改进的典型例子是把过去的铝改为低电阻的铜，从而降低了布线电阻。在0.25mm上ibm公司抢占了先机，对0.18mm大多数芯片制造商都一齐采用了。在这一时期,层间绝缘膜采用了siof，介电常数比为5左右，比之过去的sio2有所降低,但降低布线电容的效果却不大。不过，由于材料组成与sio2相近，成膜及加工的工艺技术稍作改动即可，故许多芯片制造商都已采用。

在0.13mm以后也要继续改善生产工艺以实现高速化，具体地说，层间绝缘膜要用介电常数比低于３的材料，通过这样低介电常数膜与铜布线相结合进一步降低布线延迟。之后与0.1mm、0.mm的细微化相适应，还要继续降低层间绝缘膜的介电常数比。

设计方法无需大改动有如下理由。在目前，生产工艺所改善的是布线电阻和布线电容，这些从使用铝布线及sio2层间绝缘膜之后,设计时都做了准确的预测，因此，在0.25～0.18mm时代，也可预测符合材料铜的布线电阻和布线电容，从而可以充分发挥布线应有的性能。

在设计方面，不做大改动已不可行，而要积极采取对策。准确预测过去忽略了的布线电感，减少多余的设计估计值，方能最大限度发挥布线固有的特性，从而把布线延迟降低到极限。

当前，面向0.13mm的低介电常数层间绝缘膜的后备者有：介电常数比约2的多孔结构的sio2；6～8的mps(Ｍethyl-polysiloxane）及pae（polyaryleneether）；8～1的hsq（hydrogensilsesquioxane）等。这些低介电常数层间绝缘膜有四个难题提高机械强度；提高可加工性；提高粘合性；降低吸水性。

要提高加工性必须提高对光刻胶的选择比及o2等离子剥胶性能。对光刻胶的选择比即使值较好的低介电常数材料也低于２。o2等离子剥胶性能除部分材料外都极低。对此,已开发了无需对低介电常数膜加工的技术，即采用铝柱方法。由于事先在干法刻蚀形成的铝柱上形成低介电常数膜，故不对低介电常数膜进行加工就能形成通孔。

提高粘合性尤其对有机系的pae等是大课题。这类材料与金属材料的粘合强度比利用等离子cvd的sio2约低1个数量级，在cmp加工时会出现脱开的问题。已经知道，与pae相比，mps和hsq的粘合强度较高。

降低吸水性已看到了解决问题的方向，因为眼下已有许多优良的材料。过去的低介电常数膜如置于空气中，在吸收了膜表面吸附的水分后，会有膜的介电常数比增大的问题。对此，在典型的有机系低介电常数材料mps及pae中，找出了吸水性非常低的材料。如把使用teos的等离子cvd的sio2膜的吸水量定为0%，pae则低到12%，mps为40%。

二次处理工艺必须在通孔与布线沟合在一起后的高纵横比内，形成屏蔽金属和籽晶层。如果进一步细微化，只形成屏蔽金属和籽晶层的布线沟几乎被填平，再埋入铜就非常难了。

另一方面，一次处理工艺只埋入布线沟，纵横比小，即使细微化，埋入铜的余地也很大。因此，在形成屏蔽金属及籽晶层后，用以往电镀埋入铜的技术也完全能适合。

如果非要用二次处理工艺的话，那就必须不用电镀，而使用不要籽晶层的cvd。不过，目前用cvd形成的铜膜质低，且成膜成本也高。要是不能解决这个问题，采用cvd的二次处理工艺就很难实现。

对0.mm线宽来说，要实现lsi的ghz工作必须从根本上改变多层布线概念。东芝公司除通过模拟确定按过去的布线结构不可能达到0.mm所要求的工作频率外，还作为解决的一种方案提出了新的多层布线的概念。

0.mm线宽的微处理器所需要的工作频率达5ghz，这是1998版internationaltechnologyroadmapforsemiconductors(itrs)的值。此时，晶体管的集成度为8400万个/cm2，功耗170w，芯片面积是620mm2。东芝以0.mm线宽为前提进行模拟，以晶体管的集成度及功耗为设计上的制约条件，并以布线电阻及布线电容为生产上的制约条件，以最少的布线层数求得最大的工作频率。其结果证明，按过去的多层布线只能达到5ghz。该值是把介电常数比为１的层间绝缘膜与铜布线相结合、使用８层布线，此即当前能设想出的性能最高的生产技术能得到的结果。

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